Vivado et les autres logiciels FPGA

Comparer Vivado, Quartus Prime, Libero SoC et les outils FPGA open-source pour choisir un flux VHDL de synthèse et d'implémentation.

Vivado et les autres logiciels FPGA

Écrire du VHDL, c'est une chose. Le transformer en circuit physique en est une autre : il faut un logiciel de synthèse et d'implémentation adapté à la famille de FPGA ciblée. Chaque constructeur impose son propre outil, et leurs différences sont significatives.

Vue d'ensemble

Outil	Éditeur	Famille de FPGA
Vivado	AMD (ex-Xilinx)	7-Series, UltraScale, UltraScale+, Zynq, Versal
ISE	AMD (ex-Xilinx)	Spartan-3/6, Virtex-4/5/6 (fin de vie)
Quartus Prime	Intel (ex-Altera)	Cyclone, Arria, Stratix, Agilex
Libero SoC	Microchip (ex-Microsemi)	PolarFire, IGLOO2, SmartFusion2
iCEcube2 / Diamond	Lattice	iCE40, ECP5, MachXO
Radiant	Lattice	Certus, CrossLink-NX

Vivado (AMD / Xilinx)

Vivado est l'outil de référence de ce cours car les FPGA Xilinx (7-Series, Zynq) sont omniprésents dans l'industrie et la formation.

Points forts

Block Design : assemblage graphique d'IP (ZYNQ PS, AXI Interconnect, DMA…) par glisser-déposer
Timing Analysis (STA) intégrée avec rapports WNS/WHS détaillés
IP Catalog très fourni (FFT, FIR, Ethernet, PCIe, DDR…)
Simulation : intègre le simulateur Vivado Simulator (XSIM), compatible VHDL-2008
ILA (Integrated Logic Analyzer) : debug in-situ sans instrument externe
Tcl : toute l'interface graphique est scriptable

Licences

Vivado ML Edition - Standard   → gratuit, limité aux petits FPGA (Artix-7, Spartan-7)

Code VHDL → Synthèse → Implémentation → Bitstream → Programmation FPGA
               ↓              ↓
           Elaboration     Place & Route
           (RTL → netlist)  (timing closure)

Aspect	Vivado	Quartus
Bus d'IP	AXI4	Avalon
Simulateur intégré	XSIM	ModelSim-Intel (gratuit limité)
Syntaxe constraints	XDC (Tcl-based)	SDC (Synopsys Design Constraints)
Rapports timing	WNS / WHS / TNS	Slack, Fmax

-- Xilinx/Vivado uniquement
attribute ASYNC_REG : string;
attribute ASYNC_REG of r_sync1 : signal is "TRUE";
 
attribute KEEP : string;
attribute KEEP of r_sig : signal is "TRUE";  -- empêche l'optimisation
 
-- Intel/Quartus uniquement
attribute preserve : boolean;
attribute preserve of r_sig : signal is true;

-- Xilinx : BUFG, IBUF, OBUF, RAMB36E2, DSP48E2...
BUFG_inst : BUFG port map (O => clk_buf, I => clk_in);
 
-- Intel : ALTPLL, altera_std_synchronizer, ALTDPRAM...
-- Microchip : GL (global buffer), MSS (hard ARM core)...

FPGA Xilinx/AMD          → Vivado (ce cours)
FPGA Intel/Altera        → Quartus Prime
FPGA Microchip/Microsemi → Libero SoC
FPGA iCE40 ou ECP5       → nextpnr + Yosys (ou iCEcube2)
Simulation VHDL seule    → GHDL + GTKWave (gratuit, universel)

Outil	Rôle
GHDL	Simulation et synthèse VHDL
Yosys	Synthèse logique (netlist)
nextpnr	Place & Route
openFPGALoader	Programmation du FPGA

Vivado et les autres logiciels FPGA

Vivado et les autres logiciels FPGA

Vue d'ensemble

Vivado (AMD / Xilinx)

Points forts

Licences

Workflow typique

Quartus Prime (Intel / Altera)

Points forts

Licences

Différences notables avec Vivado

Libero SoC (Microchip / Microsemi)

Points forts

Licence

Outils open-source

Avantages / Limites

Ce qui change d'un outil à l'autre

Contraintes de timing

Attributs spécifiques au constructeur

Primitives instanciées directement

Lequel choisir ?