Bonnes pratiques

entity uart_tx is
  generic (
    g_CLK_FREQ  : integer := 100_000_000;  -- g_ pour générique
    g_BAUD_RATE : integer := 115_200
  );
  port (
    i_clk   : in  std_logic;               -- i_ entrée
    i_rst   : in  std_logic;               -- i_ entrée
    i_data  : in  std_logic_vector(7 downto 0);
    i_valid : in  std_logic;
    o_tx    : out std_logic;               -- o_ sortie
    o_ready : out std_logic
  );
end entity uart_tx;
 
architecture rtl of uart_tx is
  constant c_BIT_PERIOD : integer 

-- Mots-clés VHDL : minuscules
entity, architecture, process, signal, begin, end, if, then, else
 
-- Constantes et génériques : MAJUSCULES ou mixte
constant c_MAX_VALUE : integer := 255;
generic (g_DATA_WIDTH : integer := 8);
 
-- Types : t_ + snake_case
type t_uart_state is (IDLE, START, DATA, STOP);
 
-- États d'une FSM : MAJUSCULES
type t_state is (IDLE, WAIT_START, SEND_DATA, DONE);

architecture rtl of mon_composant is   -- code synthétisable
architecture tb  of tb_mon_composant is  -- testbench

-- MAUVAIS : noms non descriptifs
signal a, b, c, x : std_logic;
signal temp1, temp2 : unsigned(7 downto 0);
 
-- MAUVAIS : mélange de styles
signal DATA_OUT : std_logic;    -- incohérent
signal data_in  : std_logic;
 
-- MAUVAIS : pas de préfixe -> impossible de savoir si c'est un registre
signal counter  : unsigned(7 downto 0);   -- registré ou combinatoire ?
 
-- BON : préfixes clairs
signal r_counter : unsigned(7 downto 0);  -- clairement un registre
signal w_carry   : std_logic;             -- clairement combinatoire