Testbenches et Simulations

Écrire un testbench VHDL auto-vérifiant : DUT, horloge, reset, stimuli, assertions et vérification avant synthèse.

Qu'est-ce qu'un testbench ?

Un testbench (TB) est un fichier VHDL de simulation qui :

Instancie le composant sous test (DUT - Device Under Test)
Génère les stimuli (signaux d'entrée)
Observe et vérifie les sorties

Un testbench n'a pas de ports - c'est un environnement fermé.

entity tb_mux4to1 is
  -- Pas de port !
end entity tb_mux4to1;

Structure type d'un testbench

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
 
entity tb_mux4to1 is
end entity tb_mux4to1;
 
architecture tb of tb_mux4to1 is
 
  -- Constantes de simulation
  constant c_CLK_PERIOD : time := 10 ns;  -- 100 MHz

-- Process de génération d'horloge
p_clk : process
begin
  i_clk <= '0';
  wait for c_CLK_PERIOD / 2;
  i_clk <= '1';
  wait for c_CLK_PERIOD / 2;
end process p_clk;
 
-- Alternative concurrente
i_clk <= not i_clk after c_CLK_PERIOD / 2;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
 
entity tb_counter is
end entity tb_counter;
 
architecture tb of tb_counter is
 
  constant c_CLK_PERIOD : time := 10 ns;
 
  signal i_clk : std_logic := '0';
  signal i_rst : std_logic := '1';
  signal o_cnt : std_logic_vector(3 downto 0);
 
begin
 
  -- Génération horloge
  i_clk <= not i_clk after c_CLK_PERIOD / 2;
 
  -- DUT
  DUT : entity work.counter_4bit
    port map (
      i_clk => i_clk,
      i_rst => i_rst,
      o_cnt => o_cnt
    );
 
  -- Stimuli
  p_test : process
  begin
    -- Reset actif pendant 3 cycles
    i_rst <= '1';
    wait for 3 * c_CLK_PERIOD;
    assert unsigned(o_cnt) = 0 report "Reset raté" severity error;
 
    -- Démarrage comptage
    i_rst <= '0';
    wait for 5 * c_CLK_PERIOD;
    assert unsigned(o_cnt) = 5 report "Comptage incorrect" severity error;
 
    -- Attendre l'overflow (16 cycles total = 0)
    wait for 11 * c_CLK_PERIOD;
    assert unsigned(o_cnt) = 0 report "Overflow incorrect" severity error;
 
    report "Testbench terminé avec succès" severity note;
    wait;
  end process p_test;
 
end architecture tb;

Instruction	Utilisation
`wait for 10 ns;`	Attendre une durée fixe
`wait until rising_edge(i_clk);`	Attendre un front d'horloge
`wait until i_valid = '1';`	Attendre une condition
`wait;`	Arrêter la simulation
`assert condition report "msg" severity level;`	Vérification

-- Avant le begin de l'architecture tb
procedure check_slv(
  constant i_name     : in string;
  constant i_observed : in std_logic_vector;
  constant i_expected : in std_logic_vector
) is
begin
  assert i_observed = i_expected
    report i_name
      & " attendu=0x" & to_hstring(i_expected)
      & " obtenu=0x" & to_hstring(i_observed)
    severity error;
end procedure check_slv;

Niveau	Effet
`note`	Message informatif
`warning`	Avertissement, simulation continue
`error`	Erreur, simulation peut continuer
`failure`	Arrêt immédiat de la simulation

Testbenches et Simulations

Qu'est-ce qu'un testbench ?

Structure type d'un testbench

Génération d'horloge

Testbench complet pour circuit séquentiel

Instructions de simulation utiles

Niveaux de sévérité

Factoriser les vérifications

Fin de simulation avec `std.env`

Bonnes pratiques

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