Notions avancées de VHDL
Distinguer élaboration, simulation et synthèse, puis aborder CDC, latence et généricité avancée.
Pourquoi ce chapitre
À ce stade, le plus important n'est pas d'empiler de nouvelles syntaxes. C'est de comprendre quand une instruction agit :
- à l'élaboration du design ;
- pendant la simulation ;
- ou dans le matériel synthétisé.
Les chapitres suivants détaillent les fonctions IEEE, generate, fixed_pkg, les packages et les attributs. Ici, on garde une vue d'ensemble pour éviter les confusions.
Élaboration, simulation, synthèse
| Phase | Rôle | Exemple |
|---|---|---|
| Élaboration | Construire la hiérarchie avant simulation/synthèse | generic, generate |
| Simulation | Exécuter le modèle dans le simulateur | wait for, assert, fichiers |
| Synthèse | Transformer le RTL en registres, LUT, DSP, BRAM | process, signaux, opérateurs |
Un for ... generate ne boucle pas à l'exécution. Il crée des blocs matériels au moment de l'élaboration.