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Écrivez du VHDL et simulez avec GHDL directement dans le navigateur.
Exercices
16
Faits
0
Total
16
TOP_LEVEL - Compteur BCD 7 segments
Assemblez les composants fournis dans un TOP_LEVEL structurel.
Comparateur N bits
Implémentez un comparateur paramétrique capable de comparer deux valeurs non signées.
Synchroniseur double bascule
Implémentez un synchroniseur à deux étages pour transférer un signal asynchrone vers un domaine d'horloge.
Détecteur de front montant
Implémentez un détecteur de front montant qui génère une impulsion d'un cycle d'horloge lors de chaque transition 0→1 du signal d'entrée.
Détecteur de front descendant
Implémentez un détecteur de front descendant qui génère une impulsion d'un cycle d'horloge lors de chaque transition 1→0 du signal d'entrée.
Mux 4:1 à partir de Mux 2:1
Construisez un multiplexeur 4 vers 1 en instanciant trois multiplexeurs 2 vers 1 disponibles dans le package.
Décodeur 2 vers 4
Implémentez un décodeur binaire 2 vers 4 à sortie one-hot active haute.
Encodeur prioritaire 4 vers 2
Implémentez un encodeur prioritaire 4 vers 2 : la sortie binaire indique l'index du bit haut le plus à gauche dans `i_d`.
Demi-soustracteur
Implémentez un demi-soustracteur 1 bit produisant la différence et l'emprunt sortant.
Détecteur de parité 8 bits (arbre XOR)
Calculez la parité paire d'un mot de 8 bits avec un arbre XOR à 3 niveaux.
Additionneur 4 bits ripple-carry
Construisez un additionneur 4 bits par chaînage de quatre full-adders 1 bit fournis dans le package.
Bascule D avec set/reset asynchrones
Implémentez une bascule D avec set et reset asynchrones, prioritaires sur l'horloge.
Bascule T à partir d'une bascule D
Construisez une bascule T en câblant une bascule D avec une porte XOR.
Compteur asynchrone 3 bits (ripple)
Construisez un compteur ripple 3 bits par chaînage de trois bascules T fournies dans le package.
Diviseur de fréquence par 4
Cascadez deux bascules T pour produire une horloge de fréquence quatre fois inférieure à `i_clk`.
Convertisseur série vers parallèle
Codez un registre à décalage paramétrable avec une structure `generate`.