Protocoles

AXI, AXI-Lite, AXI-Stream et autres interfaces d'interconnexion FPGA et SoC.

1. 01Protocole AXILe protocole AXI (Advanced eXtensible Interface) d'ARM : canaux d'écriture, de lecture, burst et handshake.Lire
2. 02AXI4-Lite : registres, lecture et écritureComprendre AXI4-Lite en VHDL : canaux de lecture et d'écriture, registres de contrôle et différences avec AXI4 complet.Lire
3. 03AXI4-Stream : TVALID, TREADY, TLAST et TKEEPApprendre le handshake AXI4-Stream et le transfert de données continu avec TVALID, TREADY, TLAST et TKEEP, sans gestion d'adresses.Lire
4. 04Protocole SPISignaux SPI, modes de transfert, trames et points d'implémentation VHDL.Lire
5. 05Protocole I2CAdressage I2C, ACK/NACK, conditions START/STOP et structure de FSM VHDL.Lire
6. 06Protocole UARTTrame UART, génération du baud rate, suréchantillonnage et points d'implémentation VHDL.Lire
7. 07Protocole Wishbone : signaux, ACK et pipelineComprendre le bus Wishbone en VHDL : signaux master/slave, handshake ACK, transferts pipeline et différences avec AXI.Lire
8. 08Protocole AvalonSignaux Avalon-MM/Avalon-ST, handshakes et intégration dans Platform Designer.Lire