Protocole I2C

Adressage I2C, ACK/NACK, conditions START/STOP et structure de FSM VHDL.

Qu'est-ce que I2C ?

Le protocole I2C (Inter-Integrated Circuit, prononcé "I carré C" ou "I deux C") a été développé par Philips Semiconductors (aujourd'hui NXP) en 1982. Il permet la communication entre plusieurs composants sur un bus série à seulement deux fils.

Ses caractéristiques principales :

2 fils : SDA (données) et SCL (horloge)
Open-drain : les lignes nécessitent des résistances de pull-up externes
Multi-maître : arbitrage matériel possible entre plusieurs maîtres
Adressage : chaque esclave possède une adresse unique (7 ou 10 bits)
ACK/NACK : accusé de réception à chaque octet

Signaux I2C

Signal	Type	Description
SDA	Open-drain bidirectionnel	Serial Data - données
SCL	Open-drain bidirectionnel	Serial Clock - horloge

Les deux lignes sont tirées au niveau haut par des résistances de pull-up. Tout composant sur le bus peut abaisser une ligne (drain ouvert), mais aucun ne peut la forcer au niveau haut - seules les résistances de pull-up le font.

Conditions Start et Stop

I2C utilise deux conditions spéciales qui ne respectent pas les transitions normales (données stables pendant SCL haut) :

Diagramme de timing I2C

Condition START : SDA descend pendant que SCL est haut. Condition STOP : SDA monte pendant que SCL est haut.

Les données sur SDA ne doivent changer que lorsque SCL est bas - sauf pour les conditions START et STOP.

Trame I2C

Une transaction I2C typique (écriture) :

START | Adresse (7 bits) | R/W='0'

library ieee;
use ieee.std_logic_1164.all;
 
entity i2c_master is
  generic (
    g_SYS_CLK_HZ : positive := 100_000_000;  -- 100 MHz
    g_I2C_CLK_HZ : positive := 400_000       -- 400 kHz (Fast mode)
  );
  port (
    i_clk     : in    std_logic;
    i_rst     : in    std_logic;
    i_start   : in    std_logic;
    i_rw      : in    std_logic;  -- '0'=write, '1'=read
    i_addr    : in    std_logic_vector(6 downto 0);
    i_data    : in    std_logic_vector(7 downto 0);
    o_data    : out   std_logic_vector(7 downto 0);
    o_busy    : out   std_logic;
    o_ack_err : out   std_logic;
    io_sda    : inout std_logic;
    io_scl    : inout std_logic
  );
end entity i2c_master;

Avantages	Inconvénients
Seulement 2 fils	Plus lent que SPI
Multi-maître natif	Open-drain → résistances pull-up nécessaires
Adressage → pas de SS_N	Protocole plus complexe
ACK/NACK pour vérification	Capacité du bus limitée (400 pF)

Mode	Vitesse max
Standard Mode	100 kbps
Fast Mode	400 kbps
Fast Mode Plus	1 Mbps
High Speed Mode	3,4 Mbps

Protocole I2C

Qu'est-ce que I2C ?

Signaux I2C

Conditions Start et Stop

Trame I2C

ACK et NACK

Implémentation VHDL - Machine à états maître I2C

Clock Stretching

Arbitrage multi-maître

Vitesses standardisées

Avantages et inconvénients