AXI4-Lite : registres, lecture et écriture

Comprendre AXI4-Lite en VHDL : canaux de lecture et d'écriture, registres de contrôle et différences avec AXI4 complet.

Qu'est-ce que AXI-Lite ?

AXI-Lite est une version simplifiée du protocole AXI développée par ARM dans le cadre de l'architecture AMBA. Il est particulièrement adapté aux communications de contrôle et de configuration au sein d'un SoC.

Contrairement à AXI4 complet, AXI-Lite :

• Ne supporte pas le burst (une seule donnée par transaction)
• A une largeur de données fixe
• Utilise moins de signaux

Comparaison avec AXI

Lecture (Read)

Seulement 7 signaux sont nécessaires pour une transaction complète en lecture.

Séquence :

1. Le Master place l'adresse sur ARADDR et affirme ARVALID.
2. Le Slave affirme ARREADY, indiquant qu'il accepte l'adresse.
3. Master et Slave peuvent remettre à zéro ARVALID et ARREADY après le handshake.
4. Le Master affirme RREADY quand il est prêt à recevoir la donnée.
5. Le Slave envoie les données sur RDATA et affirme RVALID (avec RRESP en cas d'erreur).
6. Au front montant où RREADY et RVALID sont tous deux actifs, la donnée est transférée. Le Slave remet ensuite RVALID à zéro s'il n'a plus de donnée.

Écriture (Write)

L'écriture nécessite 10 signaux.

Séquence :

1. Le Master place l'adresse sur AWADDR.
2. Le Master affirme AWVALID et attend AWREADY du Slave.
3. Le Master place les données sur WDATA (et le masque d'octets sur WSTRB).
4. Le Master affirme WVALID et attend WREADY du Slave.
5. Le Master attend la réponse BVALID du Slave.
6. Le Slave fournit la réponse sur BRESP (OKAY si succès).
7. Le Master affirme BREADY pour confirmer la réception.

Récapitulatif des signaux

AXI-Lite est le protocole de choix pour les registres de configuration et les périphériques simples dans un SoC Zynq.

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