SystemVerilog

RTL plus sûr, interfaces, assertions, couverture et bases de la vérification moderne.

1. 01Ce que SystemVerilog ajoute à VerilogComprendre le rôle de SystemVerilog et choisir ses apports utiles pour écrire du RTL et le vérifier.Lire
2. 02Types, tailles et signeComprendre logic, bit, les types SystemVerilog à 2 ou 4 états, les largeurs, le signe et les conversions sans surprise.Lire
3. 03always_comb, always_ff et always_latchChoisir entre always_comb, always_ff et always_latch en SystemVerilog pour éviter pilotes multiples, latchs involontaires et erreurs de sensibilité.Lire
4. 04typedef, énumérations et packagesDonner un sens aux types, coder les états proprement et partager des déclarations sans dépendances cachées.Lire
5. 05Tableaux, structures et unionsDistinguer dimensions packed et unpacked, regrouper des champs et choisir une représentation adaptée au matériel.Lire
6. 06Fonctions, tâches et portéeFactoriser les calculs et les séquences de test sans cacher les dépendances ni mélanger RTL et temporisation.Lire
7. 07Interfaces et modportsRegrouper les signaux d'un protocole, préciser le rôle de chaque bloc et réduire les erreurs de connexion.Lire
8. 08Machines à états et séparation contrôle/datapathÉcrire une FSM lisible avec un type énuméré et séparer les décisions des calculs de données.Lire
9. 09Paramétrage et RTL réutilisableParamétrer largeurs et types, protéger les cas limites et générer du matériel sans rendre le module opaque.Lire
10. 10Lire un petit design RTL completRelire un compteur de paquets de l'interface jusqu'aux cas limites, puis relier le code au matériel attendu.Lire
11. 11Écrire un plan de vérification simpleTransformer un cahier des charges en fonctions à contrôler, cas limites, moyens de vérification et critères de fin.Lire
12. 12Créer un testbench SystemVerilog de A à ZConstruire un testbench exécutable : instancier le DUT, produire horloge et reset, appliquer les scénarios, contrôler les sorties et terminer avec un verdict fiable.Lire
13. 13Tableaux dynamiques, queues et tableaux associatifsChoisir une collection de testbench pour des lots variables, des files de transactions et des résultats indexés.Lire
14. 14Classes, héritage et polymorphismeModéliser des transactions de test, comprendre les handles et étendre un comportement sans recopier l'environnement.Lire
15. 15Randomisation contrainte et reproductibilitéGénérer des transactions variées tout en respectant le protocole, puis reproduire exactement un échec.Lire
16. 16Threads, événements, mailboxes et sémaphoresFaire travailler plusieurs parties du testbench en parallèle et choisir le bon mécanisme de synchronisation.Lire
17. 17Construire un environnement en couches réutilisableAssembler transaction, générateur, driver, monitors, modèle de référence, scoreboard et couverture dans un testbench extensible.Lire
18. 18Assertions immédiates et concurrentes essentiellesAutomatiser des contrôles locaux et synchrones, détecter X/Z et désactiver proprement un contrôle pendant le reset.Lire
19. 19Couverture fonctionnelle et critère de finMesurer les scénarios prévus, croiser les conditions importantes et fermer les trous sans confondre activité et correction.Lire
20. 20Passer d'un testbench en couches aux notions UVMConstruire un environnement complet et relier ses phases, sa configuration, ses callbacks et sa création de composants aux notions qu'UVM industrialise.Lire