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Des QCM courts par chapitre, avec XP maximale au premier essai et correction détaillée après la bonne réponse.
Quiz
36
Faits
0
Questions
255
Registres PISO/SIPO, compteurs synchrones, modulo et signaux de fin de cycle.
Parité, syndrome, Hamming et limites de correction.
Structure d'un testbench, génération d'horloge, stimuli, assertions.
Moore vs Mealy, encodage d'état, style à un ou deux process.
std_logic_1164, numeric_std, std.env, textio et fonctions pratiques de simulation.
Paramètres de largeur, generic map, for generate et génération conditionnelle.
Packages, package body, fonctions, procédures et types partagés.
'length, 'range, 'high, 'low, 'event et attributs de synthèse.
Configuration d'instances, constantes internes et génération de matériel.
Calculs réutilisables, tâches de test et répétitions synthétisables.
Registre d'état, transitions, sorties et vérification d'une FSM.
Inférence de mémoire, lecture synchrone et gestion d'une FIFO.
Stimuli, événements, affectations non bloquantes et tests auto-vérifiants.
Circuit inféré, pipeline, largeurs et contraintes de timing.
RTL, vérification et rôle des ajouts SystemVerilog.
États logiques, dimensions, extensions et conversions.
Combinatoire, bascules, latchs et affectations.
Déclarations partagées, états typés et dépendances.
Dimensions, champs nommés et vues partagées.
Sous-programmes, temps de simulation et dépendances.
Regroupement de protocole, rôles et connexions.
État courant, transitions, sorties et datapath.
Paramètres, cas limites, types et génération.
Handshake, accumulation, cas limites et matériel inféré.
Synthèse, mapping, placement, routage et bitstream.
Assemblage visuel d'IPs, encapsulation VHDL, intégration SoC.
Latence, débit, chemin critique, registres et vérification temporelle.
Lire les informations qui rendent un câblage sûr.
Vérifier une liaison numérique avant le câblage.
Préparer un démarrage électrique contrôlé.
Comprendre les courants locaux et le placement.
Vérifier les conditions qui rendent un démarrage reproductible.
Bus série synchrone : MOSI, MISO, SCLK, CS, modes 0-3.
Bus série bifilaire à drains ouverts, adressage 7 bits, ACK, démarrage et arrêt.
Bus open-source pour SoC : maître/esclave, cycles, handshake.
Famille de bus Intel/Altera : Avalon-MM, Avalon-ST.