Débutant

Électronique numérique - Portes logiques

AND, OR, NOT, NAND, NOR, XOR et leurs tables de vérité.

8 questions

Électronique numérique - Algèbre de Boole

Identités, théorèmes, simplification d'expressions logiques.

Électronique numérique - Logique séquentielle

Bascules D, registres, compteurs, métastabilité.

Électronique numérique - Codes binaires

Codes pondérés, Gray, Excess-3, parité et Hamming.

6 questions

Électronique numérique - Karnaugh et formes canoniques

Minterms, maxterms, adjacence Gray et simplification logique.

Électronique numérique - Systèmes de numération

Binaire, decimal, hexadecimal, octal, poids des bits et notation des bus.

6 questions

VHDL

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VHDL

VHDL - Introduction

Origines, usages et place du VHDL dans le flot FPGA.

VHDL - Architecture d'un fichier

Entité, architecture, librairies et ports d'un module VHDL.

VHDL - Combinatoire et séquentiel

Différencier la logique sans mémoire (combinatoire) et la logique synchronisée par horloge (séquentielle).

VHDL - Types de données

std_logic, std_logic_vector, integer, unsigned, signed et conversions.

VHDL - Opérateurs

Logiques, arithmétiques, mod/rem, décalages, concaténation et priorités.

VHDL - Signaux, variables et constantes

Différences entre signal, variable et constante : portée, mise à jour, synthèse.

VHDL - Bonnes pratiques

Conventions de nommage, organisation du code et pièges classiques.

VHDL - Le bloc process

Liste de sensibilité, séquentiel vs combinatoire, latches, process(all).

VHDL - Multiplexeurs

Trois écritures classiques d'un MUX et leurs implications de synthèse.

VHDL - Outils : Vivado, Quartus, GHDL

Choix d'outil de synthèse et de simulation selon la cible.

VHDL - Composants et instanciation

Décrire un design hiérarchique : déclaration, instanciation, port map.

Verilog

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Verilog

Verilog - Premiers repères

Matériel décrit, exécution parallèle, simulation et synthèse.

Verilog - Modules et ports

Interfaces, signaux, instances et hiérarchie d'un design.

Verilog - Valeurs et opérateurs

Tailles, vecteurs, concaténations, opérateurs et signe.

Verilog - Logique combinatoire

Affectations continues, blocs combinatoires et couverture des chemins.

Verilog - Logique séquentielle

Fronts d'horloge, reset, enable et affectations non bloquantes.

Verilog - Conditions et latchs

Priorités, `case`, valeurs par défaut et pièges de mémorisation.

8 questions

FPGA

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FPGA

FPGA - Architecture interne

LUT, bascules, BRAM, DSP, interconnexions et I/O.

Protocoles

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Protocoles

Protocoles - UART

Liaison série asynchrone : start bit, data, parité, stop, baudrate.