Décrire la logique séquentielle

Créer des registres cadencés, gérer reset et enable, puis comprendre les affectations non bloquantes.

Quand le circuit garde un état

La logique séquentielle mémorise une valeur d'un cycle à l'autre. Une bascule met généralement à jour sa sortie sur un front d'horloge.

module data_register (
  input  wire       i_clk,
  input  wire       i_reset,
  input  wire       i_enable,
  input  wire [7:0] i_data,
  output reg  [7:0] o_data
);
 
  always @(posedge i_clk) begin
    if (i_reset)
      o_data <= 8'h00;
    else if (i_enable)
      o_data <= i_data;
  end
 
endmodule

posedge i_clk déclenche le bloc au front montant. Si vaut 0, aucune nouvelle affectation n'est faite et le registre garde sa valeur. C'est ici volontaire.

module delay_line (
  input  wire       i_clk,
  input  wire       i_reset,
  input  wire       i_bit,
  output reg  [2:0] o_history
);
 
  always @(posedge i_clk) begin
    if (i_reset) begin
      o_history <= 3'b000;
    end else begin
      o_history[0] <= i_bit;
      o_history[1] <= o_history[0];
      o_history[2] <= o_history[1];
    end
  end
 
endmodule

module event_counter (
  input  wire       i_clk,
  input  wire       i_reset,
  input  wire       i_clear,
  input  wire       i_event,
  output reg  [7:0] o_count
);
 
  always @(posedge i_clk) begin
    if (i_reset)
      o_count <= 8'h00;
    else if (i_clear)
      o_count <= 8'h00;
    else if (i_event)
      o_count <= o_count + 8'd1;
  end
 
endmodule

Décrire la logique séquentielle

Quand le circuit garde un état

Reset synchrone

Reset asynchrone

Les affectations non bloquantes

Compteur avec priorité claire

Ne pas mélanger les styles

À retenir