Littéraux, vecteurs et opérateurs

Écrire des constantes sans ambiguïté, manipuler les bits et éviter les pièges de taille et de signe.

Donner une taille aux constantes

Une constante Verilog peut préciser sa largeur, sa base et sa valeur :

8'b1010_0110
8'hA6
8'd166
12'o245

Ces quatre éléments n'ont pas tous la même largeur : les trois premiers occupent 8 bits, le dernier 12 bits. Le caractère de soulignement améliore la lecture et ne change pas la valeur.

La forme générale est taille'basevaleur. Les bases courantes sont b pour binaire, o pour octal, d pour décimal et h pour hexadécimal.

Une constante sans taille, comme 5, suit des règles implicites qui peuvent élargir une expression ou changer son interprétation signée. Dans le RTL, écrire 4'd5 ou 8'd5 rend l'intention plus claire.

Vecteurs et sélection de bits

Famille	Exemples	Résultat
arithmétique	`+`, `-`, `*`	calcul sur des nombres
bit à bit	`&`, `\|`, `^`, `~`	opération indépendante sur chaque bit
logique	`&&`, `\|\|`, `!`	condition vraie, fausse ou inconnue
comparaison	`<`, `>=`, `==`, `!=`	résultat sur un bit
réduction	`&bus`, `\|bus`, `^bus`	réduction d'un vecteur vers un bit
décalage	`<<`, `>>`	déplacement des bits
conditionnel	`condition ? a : b`	choix entre deux valeurs

module word_tools (
  input  wire [7:0]        i_word,
  input  wire signed [7:0] i_delta,
  output wire [3:0]        o_high_nibble,
  output wire              o_odd_parity,
  output wire signed [8:0] o_delta_ext,
  output wire [15:0]       o_repeated
);
 
  assign o_high_nibble = i_word[7:4];
  assign o_odd_parity  = ^i_word;
  assign o_delta_ext   = {i_delta[7], i_delta};
  assign o_repeated    = {2{i_word}};
 
endmodule

Littéraux, vecteurs et opérateurs

Donner une taille aux constantes

Vecteurs et sélection de bits

Concaténer et répéter

Quatre états logiques

Les familles d'opérateurs

Tailles et nombres signés

Exemple complet

À retenir