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Registre 8 bits avec validation

Débutant

Simuler (Icarus Verilog)

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Cahier des charges

01Fonctionnement

Le registre utilise un reset synchrone actif haut.

Comportement

Au front montant, reset=1 efface le registre.
Sinon enable=1 charge data_in; enable=0 conserve la valeur.

02Interface

clk, reset, enable

Direction: Entrée
Largeur: 1 bit
Description: Horloge et commandes

data_in

Direction: Entrée
Largeur: 8 bits
Description: Donnée à charger

data_out

Direction: Sortie
Largeur: 8 bits
Description: Valeur mémorisée

← Bascule D avec reset asynchrone