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Contrôleur de SRAM asynchrone

Avancé

Simuler (Icarus Verilog)

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Cahier des charges

01Fonctionnement

Le contrôleur maintient adresse, données et strobes pendant tous les cycles d’attente.

Comportement

Une requête acceptée est mémorisée et place busy=1.
En lecture, ce_n et oe_n sont bas; en écriture, ce_n, we_n et data_oe sont actifs.
Après WAIT_CYCLES, la lecture est capturée et ready pulse un cycle.

02Interface

clk, reset, request, write

Direction: Entrée
Largeur: 1 bit
Description: Horloge et commande

address, write_data

Direction: Entrée
Largeur: 16 bits
Description: Adresse et donnée interne

read_data, busy, ready

Direction: Sortie
Largeur: 16/1 bits
Description: Réponse interne

sram_address, sram_data_out

Direction: Sortie
Largeur: 16 bits
Description: Adresse et donnée écrite vers la SRAM

sram_data_in

Direction: Entrée
Largeur: 16 bits
Description: Donnée lue depuis la SRAM

sram_ce_n, sram_oe_n, sram_we_n, sram_data_oe

Direction: Sortie
Largeur: 1 bit
Description: Strobes SRAM

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