Maître SPI 8 bits

Débutant

00:00

Cahier des charges

01Fonctionnement

Le maître SPI génère l'horloge SCK par division de l'horloge système (configurable via générique). Une transaction démarre sur commande et envoie/reçoit un nombre configurable de bits en mode 0 (CPOL=0, CPHA=0). Le module gère le Slave Select et signale quand il est occupé.

Le reset est synchrone et actif haut.

La fréquence SCK est déterminée par le générique g_CLK_DIV
Les données sont transmises MSB first

02Interface

Génériques :

g_CLK_DIV : positive (défaut 4) - Cycles système par demi-période SCK
g_DATA_WIDTH : positive (défaut 8) - Nombre de bits par trame

Ports :

i_clk

Direction: Entrée
Largeur: 1 bit
Description: Horloge système

i_rst

Direction: Entrée
Largeur: 1 bit
Description: Reset synchrone

i_start

Direction: Entrée
Largeur: 1 bit
Description: Démarrage d'une transaction

i_data

Direction: Entrée
Largeur: g_DATA_WIDTH
Description: Données à émettre

o_sck

Direction: Sortie
Largeur: 1 bit
Description: Horloge SPI générée

o_ss_n

Direction: Sortie
Largeur: 1 bit
Description: Slave Select actif bas

o_mosi

Direction: Sortie
Largeur: 1 bit
Description: Master Out Slave In

i_miso

Direction: Entrée
Largeur: 1 bit
Description: Master In Slave Out

o_data

Direction: Sortie
Largeur: g_DATA_WIDTH
Description: Données reçues

o_data_valid

Direction: Sortie
Largeur: 1 bit
Description: Pulse données valides

o_busy

Direction: Sortie
Largeur: 1 bit
Description: Transaction en cours

← Esclave SPI (CPOL=0, CPHA=1)

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