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Le module implémente un esclave SPI en mode 0 (CPOL=0, CPHA=0). Les données sont échantillonnées sur le front montant de SCLK. Lorsque le Slave Select est actif (bas), l'esclave reçoit 32 bits en série sur MOSI et les présente en parallèle sur la sortie. Un signal indique la fin de réception.
Le reset est asynchrone et actif bas.
| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_reset_n | Entrée | 1 bit | Reset asynchrone actif bas |
i_sclk | Entrée | 1 bit | Horloge SPI (domaine externe) |
i_ss_n | Entrée | 1 bit | Slave Select actif bas |
i_MOSI | Entrée | 1 bit | Master Out Slave In |
o_r_data | Sortie | 32 bits | Données reçues |
o_top | Sortie | 1 bit | Pulse de données valides (1 cycle sys) |