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RAM 16 x 8 à lecture synchrone

Intermédiaire

Simuler (Icarus Verilog)

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Cahier des charges

01Fonctionnement

La donnée de sortie correspond à l’adresse échantillonnée au dernier front.

Comportement

Une écriture valide met à jour la case adressée.
À chaque front, data_out prend la valeur présente à l’adresse de lecture.

02Interface

clk, write_enable

Direction: Entrée
Largeur: 1 bit
Description: Horloge et écriture

write_address, read_address

Direction: Entrée
Largeur: 4 bits
Description: Adresses d’écriture et lecture

data_in

Direction: Entrée
Largeur: 8 bits
Description: Donnée écrite

data_out

Direction: Sortie
Largeur: 8 bits
Description: Donnée lue enregistrée

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