>_
FPGA
Pour Tous
Blog
Blog
Carrières
Challenges
Classement
Communauté
Certification
Projets
Le Club
EN
Chargement…
Détecteur du bit de tête
Débutant
Simuler (Icarus Verilog)
Templates
Pack complet
Joker
Se connecter
00:00
Importer
Signaler un bug
Cahier des charges
01
Fonctionnement
Localisez le bit actif de poids fort.
Comportement
result
contient l’indice et
flag
indique un mot non nul.
Les cas limites produisent des sorties déterministes.
La logique doit rester purement combinatoire.
02
Interface
data_a
Direction
Entrée
Largeur
16 bits
Description
Donnée ou état principal
data_b
Direction
Entrée
Largeur
16 bits
Description
Donnée ou contexte secondaire
control
Direction
Entrée
Largeur
4 bits
Description
Mode et commandes
result
Direction
Sortie
Largeur
16 bits
Description
Résultat principal
aux
Direction
Sortie
Largeur
8 bits
Description
Résultat auxiliaire
flag
Direction
Sortie
Largeur
1 bit
Description
Décision ou validité
leading_one_detector.v
Résultats
← Analyseur de vecteur one-hot