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Registre à décalage série-parallèle

Débutant

Simuler (Icarus Verilog)

00:00

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Cahier des charges

01Fonctionnement

Un bit est décalé dans le registre à chaque front montant.

Comportement

reset=1 efface synchronement parallel_out.
Sinon serial_in entre en bit 0 et les anciens bits se décalent vers le bit 7.

02Interface

clk, reset

Direction: Entrée
Largeur: 1 bit
Description: Horloge et reset synchrone

serial_in

Direction: Entrée
Largeur: 1 bit
Description: Entrée série

parallel_out

Direction: Sortie
Largeur: 8 bits
Description: Sortie parallèle

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