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Additionneur 8 bits avec retenue

Débutant

Simuler (Icarus Verilog)

00:00

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Cahier des charges

01Fonctionnement

Le résultat complet est séparé en somme et retenue de sortie.

Comportement

{carry_out, sum} vaut a + b + carry_in.
Le calcul est non signé et combinatoire.

02Interface

a, b

Direction: Entrée
Largeur: 8 bits
Description: Opérandes non signés

carry_in

Direction: Entrée
Largeur: 1 bit
Description: Retenue d’entrée

sum

Direction: Sortie
Largeur: 8 bits
Description: Somme

carry_out

Direction: Sortie
Largeur: 1 bit
Description: Retenue de sortie

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