Registre a décalage gauche 4 bits

Registre à décalage gauche 4 bits. Les bits avancent d'une position vers la gauche à chaque cycle d'horloge.

Comportement :

• Reset (i_reset='1') : o_q ← "0000" et, par conséquent, o_sout ← '0'.
• Front montant de i_clk : décalage à gauche, avec i_sin inséré dans le LSB.
• o_q reflète en permanence l'état des 4 bascules.
• o_sout reflète en permanence le MSB courant, soit o_q(3). Il ne mémorise pas le bit expulsé au front précédent.

*Reset asynchrone actif haut.*