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Le circuit est combinatoire. Le maître 0 a priorité sur le maître 1.
Comportement
i_m0_req=1, le port mémoire reçoit les signaux du maître 0.i_m1_req=1, il reçoit ceux du maître 1.i_mem_ready et i_mem_rdata sont renvoyés uniquement au maître accordé.i_m0_reqi_m0_wei_m0_addri_m0_wdatai_m1_reqi_m1_wei_m1_addri_m1_wdatai_mem_readyi_mem_rdatao_mem_valido_mem_weo_mem_addro_mem_wdatao_m0_readyo_m0_rdatao_m1_readyo_m1_rdata