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Apprenez le VHDL, du débutant à l'expert.

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Additionneur saturant huit bits

Débutant

Simuler (Icarus Verilog)

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Cahier des charges

01Fonctionnement

Additionnez deux octets sans autoriser le rebouclage.

Comportement

Une somme supérieure à 255 produit 00FF.
Les cas limites produisent des sorties déterministes.
La logique doit rester purement combinatoire.

02Interface

data_a

Direction: Entrée
Largeur: 16 bits
Description: Donnée ou état principal

data_b

Direction: Entrée
Largeur: 16 bits
Description: Donnée ou contexte secondaire

control

Direction: Entrée
Largeur: 4 bits
Description: Mode et commandes

result

Direction: Sortie
Largeur: 16 bits
Description: Résultat principal

aux

Direction: Sortie
Largeur: 8 bits
Description: Résultat auxiliaire

flag

Direction: Sortie
Largeur: 1 bit
Description: Décision ou validité

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