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Récepteur PS/2

Avancé

Simuler (Icarus Verilog)

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Cahier des charges

01Fonctionnement

Les données sont échantillonnées sur les fronts descendants de l’horloge PS/2 synchronisée.

Comportement

Une trame contient start 0, huit bits LSB d’abord, parité impaire et stop 1.
valid pulse pour une trame correcte; frame_error pulse sinon.
L’horloge externe est synchronisée avant la détection de front.

02Interface

clk, reset

Direction: Entrée
Largeur: 1 bit
Description: Horloge système et reset

ps2_clk, ps2_data

Direction: Entrée
Largeur: 1 bit
Description: Signaux PS/2

data_out

Direction: Sortie
Largeur: 8 bits
Description: Octet reçu

valid, frame_error

Direction: Sortie
Largeur: 1 bit
Description: Impulsions de résultat

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