>_FPGA Pour Tous Blog

Blog Carrières Challenges Classement Communauté Certification Projets Le Club

Chargement…

>_FPGA Pour Tous

Apprenez le VHDL, du débutant à l'expert.

Cours

VHDL
Verilog
SystemVerilog
FPGA
Hardware et PCB
Électronique Numérique
Protocoles
Zynq

Pratique

Tous les exercices
HW vers simulation
Cahiers des charges VHDL
Cahiers des charges Verilog
Logiciel vers schéma
Block Design
Testbench
Classement
Signaler un bug

Blog

Articles FPGA & VHDL
Challenges
Certification
Communauté
FAQ

© 2026 FPGA Pour Tous

FAQ|Mentions légales|Confidentialité|CGU

Calculateur d’histogramme

Intermédiaire

00:00

Signaler un bug

Cahier des charges

01Fonctionnement

Chaque échantillon valide incrémente le bin correspondant, saturé à 15.

Comportement

Reset ou i_clear remet tous les bins à zéro.
i_sample choisit le bin incrémenté.
i_read_bin sélectionne le bin lu sur o_bin_count.

02Interface

i_clk

Direction: Entrée
Largeur: 1 bit
Description: Horloge système

i_reset

Direction: Entrée
Largeur: 1 bit
Description: Reset asynchrone actif haut

i_clear

Direction: Entrée
Largeur: 1 bit
Description: Remise à zéro interne

i_valid

Direction: Entrée
Largeur: 1 bit
Description: Echantillon valide

i_sample

Direction: Entrée
Largeur: 2 bits
Description: Entrée sample

i_read_bin

Direction: Entrée
Largeur: 2 bits
Description: Entrée read bin

o_bin_count

Direction: Sortie
Largeur: 4 bits
Description: Sortie bin count

← Gestionnaire de compteurs