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RAM double port synchrone de 128 mots × 16 bits. Le port A est dédié à l'écriture, le port B à la lecture, avec deux adresses indépendantes.
Comportement :
i_clk, si i_we_a='1', i_data_a est écrit à i_addr_a.i_clk, o_data_b reçoit le contenu de i_addr_b. Latence d'1 cycle.*Inféré en BRAM en mode *Simple Dual-Port*. Comportement en cas de collision (lecture/écriture même adresse) défini par la techno cible.*
| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_we_a | Entrée | 1 bit | Activation écriture port A |
i_addr_a | Entrée | 7 bits | Adresse port A (0 à 127) |
i_data_a | Entrée | 16 bits | Donnée à écrire port A |
i_addr_b | Entrée | 7 bits | Adresse port B (0 à 127) |
o_data_b | Sortie | 16 bits | Donnée lue port B |