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RAM double port synchrone de 128 mots × 16 bits. Le port A est dédié à l'écriture, le port B à la lecture, avec deux adresses indépendantes.
Comportement :
i_clk, si i_we_a='1', i_data_a est écrit à i_addr_a.i_clk, o_data_b reçoit le contenu de i_addr_b. Latence d'1 cycle.*Inféré en BRAM en mode *Simple Dual-Port*. Comportement en cas de collision (lecture/écriture même adresse) défini par la techno cible.*
i_clki_we_ai_addr_ai_data_ai_addr_bo_data_b