UART Simple Full-Duplex

Le module expose deux canaux indépendants qui partagent la même horloge.

Comportement

• Transmetteur TX : quand i_send est actif pendant un cycle, i_data est verrouillé puis transmis sur o_txd au format 8N1 : start bit à '0', 8 bits LSB first, stop bit à '1'.
• o_busy reste à '1' pendant toute la transmission.
• Récepteur RX : détecte le start bit sur i_rxd, échantillonne au centre de chaque bit, puis capture 8 bits LSB first.
• Si le stop bit est valide, o_data présente l'octet reçu et o_valid pulse pendant un cycle.

Le reset i_rst est synchrone actif haut. Pas de parité, pas de contrôle de flux.

La durée d'un bit vaut g_CLK_FREQ / g_BAUD_RATE cycles. Pour le testbench, ce ratio vaut 16 cycles.

• Implémenter deux FSM indépendantes : une FSM TX et une FSM RX.
• États conseillés TX : TX_IDLE, TX_START, TX_DATA, TX_STOP.
• États conseillés RX : RX_IDLE, RX_START, RX_DATA, RX_STOP.
• Échantillonner RX au milieu du start bit, puis toutes les périodes bit.
• Respecter les conventions de nommage du projet : i_, o_, r_, c_, g_, t_, P_.
• L'architecture rtl doit rester synthétisable et ne pas inférer de latch.